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Contact

Jacqueline Collet-Narboni
Responsable administrative

courriel : jacqueline.collet-narboni@upmc.fr

Cette page est la page de garde du site consacré à l' unité d'enseignement « Architecture des processeurs RISC (4I100) »

Ressources annuelles

Responsable de l'UE : BAZARGAN SABET, pirouz


Site de l'UE

Description de l'UE :

Dans cette UE, nous commençons par présenter l'architecture du processeur Mips-32, puis nous introduisons la notion d'exécution pipeline. Nous détaillons la réalisation du processeur Mips-32 dans un pipeline à 5 étages et les conséquences de cette réalisation : l'effet retardé des branchements et le problème des dépendances de données. Puis nous présentons une version Super-Scalaire de cette réalisation à 2 pipelines. Nous abordons les techniques d'optimisation de code qui tentent de tirer le meilleur profit de ces réalisations : ré-ordonnancement des instructions, déroulement de boucles et pipeline logiciel. Enfin, nous nous intéressons à la réalisation du système mémoire. Nous introduisons la notion de hiérarchie de mémoires et des principes de fonctionnement de cette hiérarchie : la localité spatiale et temporelle. Nous détaillons les différents types de caches. Puis, nous présentons la notion de la mémoire virtuelle et le problème de la traduction des adresses virtuelles en adresses physiques.