Master 2014 2015
Stages de la spécialité SAR
Modélisation et génération d’une architecture SoC/FPGA au sein de la suite d’outils ADES


Site :Site CIELE Ingenierie
Lieu :Bureau d’étude CIELE Ingénierie – Créteil Europarc – Métro L8 Créteil Point du Lac
Encadrant : G. Lasnier, R&D manager, (gilles.lasnier@ciele.fr) C. Palarino, CEO (cedric.palarino@ciele.fr)
Dates :01/02/2015 au 31/09/2015 (6 mois - dates négociables)
Rémunération :Selon expérience
Mots-clés : Master SAR, autre qu’ATIAM

Description

Offre de stage : 2014-RD-STG-001

Contexte


CIELE Ingénierie est une entreprise spécialisée dans le développement de solutions embarquées électroniques et logicielles. Les solutions développées par CIELE sont aujourd’hui intégrées dans les domaines d’expertises dits critiques tels l’avionique, l’automobile, le ferroviaire et la défense.

CIELE développe aujourd’hui des solutions basées sur une nouvelle architecture matérielle dénommée SoC1/FPGA. Le SoC/FPGA intègre au sein d’une unique puce un processeur physique ASIC (e.g. ARM/Cortex-A9 double-coeur) et un FPGA. Cette architecture permet de combiner les avantages de l’ASIC (fréquence élevée, utilisation d’un OS embarqué et des applicatifs haut-niveau, IHM, etc.) à ceux du FPGA (accélération matérielle, acquisition et traitement de larges volumes de données à haut débit, etc.). Si les bénéfices sont conséquents, l’intégration de cette architecture est complexe et nécessite la modification du processus de développement traditionnel des systèmes embarqués basé sur ces technologies.

L’initiative R&D de CIELE est de proposer des outils permettant de concevoir, de valider et d’accélérer le déploiement des briques matérielles et logicielles constituants le système embarqué. Ainsi, le CI-lex Builder2 est une première solution qui simplifie le déploiement et la reconfiguration des briques matérielles du FPGA lors de la phase de prototypage.

Aujourd’hui, CIELE souhaite enrichir cette solution et a initié le développement de la suite d’outils ADES (Automatic Deployment of Embedded Solutions) visant à simplifier la conception, la validation et le déploiement des briques matérielles (IPs, DSPs..) et des briques logicielles (OS embarqué, drivers, applicatifs) selon un nouveau processus de développement adapté au SoC.

Objectifs et travail à réaliser


La suite d’outils ADES fournit des fonctionnalités adressant aussi bien le développement de briques logicielles applicatives que celui de briques matérielles. Ces fonctionnalités peuvent être invoquées à différentes phases du processus de développement.

L’une des fonctionnalités de l’outil doit permettre la production automatisée d’un modèle dit “matériel” qui sera utilisé par un outil de synthèse tel Xilinx/Vivado ou Altera/Quartus pour synthétiser l’image du FPGA et la configuration du ARM/Cortex-A9. ADES fournit un framework permettant de modéliser les composants matériels et logiciels. Ce modèle ADES devra servir de point d’entrée au générateur de modèle “matériel”.

L’objectif de ce stage est de proposer une architecture générique d’un générateur de modèle pour les outils de synthèse industriels. Les actions de génération mais aussi celle de synthétisation du modèle “matériel” et de déploiement des composants sur la partie FPGA et la partie ARM devront être implantées.

Pour cela, il sera nécessaire d’analyser l’architecture de la suite d’outils et de prendre du recul par rapport aux choix technologiques effectues. On cherchera en particulier à capitaliser sur les outils de transformation de modèles intégrées mais aussi à satisfaire le caractère générique de la fonctionnalité́.

Prérequis et apports du stage


Le stage présentant une partie pratique assez importante, il est nécessaire d’avoir une expérience raisonnable de la programmation. Il permettra d’acquérir une solide expérience dans la modélisation de systèmes et les principes de transformation de modèles et de génération de code. Il sera l’occasion de se familiariser avec des techniques de conception déjà̀ éprouvées et appelées à se développer, tant au niveau de la recherche que de l’industrie.

Ces travaux seront intégrés à la suite d’outils ADES. En fonction des résultats, ce stage peut déboucher sur une embauche ou une thèse CIFRE.

Profil


En fonction du profil du candidat ce stage, la partie déploiement matériel pourra s’orienter plus sur la partie FPGA ou la partie ARM.

Stage ingénieur de niveau bac + 5, spécialisation systèmes logiciels embarqués et/ou FPGA

Connaissances souhaitées : — Architecture microcontrôleur et/ou FPGA — Outils de synthèse Xilinx/Vivado, Altera/Quartus ou autre… — Programmation C, VHDL, TCL — Développement sur plateforme Eclipse (Java, EMF…)